英特爾攜台積、微軟等大廠，放眼客製化封裝層級整合
台北報導
　英特爾3日宣布，將聯合台積電、微軟、三星、高通、超微及日月光投控等科技大廠，共同打造Universal Chiplet Interconnect Express（UCIe）產業聯盟，共同開拓小晶片（Chiplet）生態系。
　小晶片封裝將可望成為未來先進製程的新趨勢，為此英特爾、台積電、日月光投控、超微、安謀、微軟及高通等大廠宣布打造UCIe產業聯盟，將藉此建立小晶片生態系，且推動未來幾代的小晶片技術發展。
　據了解，小晶片封裝未來將會整合高速運算晶片、記憶體晶片等多個小晶片，藉以達到更高運算速度，目前台積電已經推出3D Fabric平台搶攻小晶片封裝市場，未來英特爾、超微及Google Cloud等將可望採用小晶片封裝技術推出相關產品，因此小晶片封裝未來可望成為先進封裝市場的新顯學。
　英特爾指出，UCIe 1.0規範已正式批准，提供一個完整標準化晶片到晶片互連，包含物理層、協定堆疊、軟體模型和符合測試，讓終端使用者打造系統單晶片（SoC）時，自由搭配來自多個廠商生態系的小晶片零件，當中也包含客製化SoC。
　英特爾表示，該組織代表一個多樣化的市場生態系，將滿足客戶對於更加客製化的封裝層級整合需求，從一個可互通、多廠商的生態系，連結同級最佳晶片到晶片互連和協定。
　英特爾指出，UCIe規範是一款開放式業界標準，於封裝層級建立無所不在的互連。UCIe 1.0規範涵蓋晶片到晶片I／O實體層、晶片到晶片協定和軟體堆疊，均利用成熟的高速傳輸介面PCI Express（PCIe）、Compute Express Link（CXL）業界標準所制定。
　目前UCIe正處於整合成開放標準組織的最後階段，等到UCIe產業組織在2022年正式成形之後，成員企業將開始著手下一世代的UCIe技術，包含定義小晶片外型規格、管理、強化後的安全性和其它必要協定。

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小晶片（chiplets）或晶片塊（tiles）等新一代異質晶片設計架構，推動人工智慧及高效能運算（AI／HPC）應用成長爆發，將不同異質晶片整合為單一晶片的先進封裝技術成為市場新顯學。台積電今年加強InFO及CoWoS等2.5D先進封裝產能布建及製程推進，3DFabric先進封裝平台開始進入生產階段，合作夥伴創意（3443）及愛普（6531）同步受惠。
包括英特爾、超微、輝達、博通等業者透過小晶片或晶片塊的設計架構，搭配高頻寬記憶體（HBM）或特殊型DRAM，已可針對不同的AI及HPC應用量身打造運算效能強大的加速器或處理器。然而要將邏輯運算核心串接並與記憶體整合為單一晶片，只能透過先進封裝技術來達成，台積電加速3DIC先進封裝技術推進並整合到3DFabric平台，第四季將完成7奈米製程晶圓或晶片的堆疊封裝技術認證。
台積電去年將先進封裝技術整合到3DFabric平台，包括前段3D矽堆疊技術TSMC-SoIC，以及包括CoWoS與InFO的後段導線連結技術所組成，提供客戶整合異質小晶片的彈性解決方案。其中，台積電第五代CoWoS先進封裝將在年底前推出，採用小晶片設計架構的多晶片模組（MCM）繪圖晶片將採用台積電技術，超微Aldebaran繪圖處理器率先採用，輝達Hopper繪圖處理器將在明年量產。
台積電轉投資IC設計服務廠創意近年來積極爭取AI及HPC處理器的委託設計（NRE）開案，搭配台積電CoWoS或SoIC等先進封裝技術，已爭取到國際大廠訂單。創意也推出可在CoWoS上擴充組合多個系統單晶片（SoC）及HBM3記憶體的GLink 2.5D介面，以及支援台積電3DFabric先進封裝技術的GLink 3D晶粒堆疊晶粒（DoD）介面矽智財，能堆疊組裝不同的晶粒組合以滿足不同市場區隔需求。
由於HBM記憶體價格昂貴，愛普推出全新DRAM介面的異質整合高頻寬記憶體（VHM）技術，包含客製化DRAM設計、DRAM與邏輯晶片整合介面VHM LInK IP，由力積電提供客製化DRAM晶圓代工，並採用台積電WoW先進封裝製程，下半年已經進入量產。其中，鯨鏈科技採用此一方案量產挖礦專用特殊應用晶片（ASIC），後續包括Google的TPU、豪威的CMOS影像感測器均將會採用。

搭配台積電先進封裝技術，積極爭取AI及HPC處理器NRE開案，營運添成長動能

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為了提升人工智慧（AI）及高效能運算（HPC）運算效能，小晶片（chiplet）的異質晶片設計已成為半導體市場新顯學。隨著AI及HPC處理器全面導入小晶片設計，同步引爆3D先進封裝龐大商機，IC設計服務廠創意（3443）與台積電（2330）合作，陸續完成CoWoS及SoIC等台積電3DFabric先進封裝平台認證及設計案開展，已掌握網路巨擘及系統大廠委託設計（NRE）訂單。
創意7月合併營收月增1.6％達12.24億元，年增30.8％，累計前七個月合併營收78.37億元，年增11.4％。展望下半年，創意認為NRE接案及特殊應用晶片（ASIC）量產業務皆優於原先預期，第三季營收將季增個位數百分比，毛利率及營益率可望優於第二季。
創意積極爭取AI及HPC處理器的NRE開案，而小晶片設計成為市場新顯學，大幅縮減AI及HPC處理器由設計到量產的前置時間，應用已由過去幾年集中在資料中心的雲端運算，向中下游開展到物聯網及車聯網等邊緣運算。不過，小晶片的設計需要透過3D封裝製程整合異質晶片及矽智財，創意採用先進的7奈米或5奈米製程投片，同步搭配台積電CoWoS或SoIC等先進封裝技術，成功爭取到國際大廠訂單。
創意針對AI及HPC、高速網路等處理器推出CoWoS平台方案，包括全球首款傳輸速率達2Gbps完整功能的HBM3控制器及實體層，採用創意推出的GLink 2.5D介面，可在CoWoS上擴充組合多個系統單晶片（SoC）及HBM3記憶體。創意CoWoS中介層和封裝設計符合嚴格的112G-LR SerDes規範，正在申請專利的中介層佈線支援任何角度的鋸齒形佈線，並可將HBM3矽智財拆分至兩個SoC上使用。
創意同時發表GLink 3D的晶粒堆疊晶粒（DoD）介面矽智財，採台積電5奈米及6奈米製程，並支援台積電3DFabric先進封裝技術，適用AI及HPC處理器應用。創意GLink 3D能實現可擴充的SRAM和模組化運算應用，包括處理器、SRAM、I／O晶粒可分別在效率最高的製程節點中導入，只要堆疊組裝不同的晶粒組合即可滿足不同市場區隔需求。
創意技術長Igor Elkanovich表示，3D晶粒堆疊技術將徹底革新AI及HPC、高速網路等處理器設計方式。台積電3DFabric和創意GLink 3D聯手為新一代的處理器奠定了基礎，當每個元件都能使用效率最高的製程節點製造時，就能同時實現可彈性擴充的超強處理能力及大容量、高頻寬、低延遲的記憶體。