【綜合報導】
美國商務部正推出規模30億美元（逾新台幣930億元）的「國家先進封裝製造計畫」，以振興國內先進封裝業，明年初將釋出第一批資助機會。業界認為，全球第二大封測廠美商艾克爾享有地主優勢，將是美方最重要的扶植對象，在官方扶持下，艾克爾將更具搶單優勢，與日月光投控展開先進封裝激戰。

彭博資訊報導，「國家先進封裝製造計畫」財源來自晶片法的研發補助方案，與價值1,000億美元的製造補貼方案分開，除了補助業者設廠，也將設立先進封裝相關設施，開發能在美國量產的封裝技術，並投入勞工訓練，補上半導體供應鏈的關鍵環節。

商務部副部長羅卡西奧（Laurie Locascio）20日說明這項計畫時表示，明年將釋出第一批資助機會，聚焦材料與基板，「在美國製造晶片後，再運往國外進行封裝，會創造出我們無法接受的供應鏈和國安風險」，到2020年代結束前，美國將擁有「多座大量先進封裝設施，並成為商用規模先進封裝最精密晶片的全球領導者」。

從產業地位來看，艾克爾在全球封測市占率約二成，僅次於日月光，主要客戶包括蘋果、台積電、聯電、英特爾、高通、意法半導體等。

由於輝達（NVIDIA）等AI晶片巨擘的AI晶片產品需要龐大的先進封裝產能支援，先進封裝成為業界新顯學。因應AI成長趨勢明確，艾克爾積極擴充先進封裝產能，旗下越南新廠前一陣子才啟用。

艾克爾並祭出明確的「類CoWoS」先進封裝產能擴充計畫，業界透露相關計畫內容為2023年初在2.5D先進封裝月產能約3,000片，預期2023年底、2024上半提升到5,000片，2024年底力拚7,000片。

【2023-11-22/經濟日報/A3版/話題】

台北報導
　為了搶攻先進封裝商機，日月光投控3日推出整合設計生態系統（Integrated DesignEcosystemTM，簡稱IDE），透過平台優化協作設計工具，系統性提升先進封裝架構，大約可縮短50％設計週期。以Fan Out Chip on Substrate - Chip Last（FOCoS-CL）封裝的設計時間縮短約30至45天，突破設計週期限制。
　日月光表示，這種最新設計可以從單片SoC到內存的多晶片拆分的IP區塊無縫轉換，包括小晶片和整合記憶體的2.5D和先進扇出型封裝的結構，整合生態系統設計效率最高可提升50％，大大縮短產品設計週期，同時降低客戶成本。
　日月光指出，半導體技術不斷提升性能要求，進而驅動先進封裝的發展趨勢，同時也帶來封裝設計挑戰。小晶片（chiplet）和異質整合發展正催生技術界限的拓展，增加對創新設計流程和電路級模擬的需求，以加速完成複雜的設計。
　日月光研發副總洪志斌博士表示，整合設計生態系統非常適合優化VIPackTM結構設計，客戶針對人工智慧和機器學習、高性能運算、5G通信網路、自動化駕駛和消費性等電子產品的研發效率提升將非常有利。
　日月光也與EDA工具供應商展開合作，解決在不同平台上運作時可能出現的軟件和格式兼容性問題，但過程都是耗時的迭代過程，設計複雜性可能導致在第一次設計版面中出現成千上萬的驗證錯誤，需要花費人力和時間，在整個設計和驗證階段中持續和反覆來解決每個錯誤，日月光已簡化多個EDA供應商之間的兼容性，以簡化圖面設計和驗證過程。
　洪志斌表示，日月光整合設計生態系統的推出，證明日月光致力於提供客戶所需的性能、成本和上市時間優勢，以保持競爭力，且日月光在2.5D耕耘近十年，隨著封裝複雜度不斷上升，整合設計生態系統的新設計方法，讓日月光在同業中更獨具匠心。

利用先進技術 在更小的空間內結合多種元件 可提升系統效能、功耗表現與成本效益

隨著各種新興應用發展，在終端產品需求多元化與客製化的趨勢下，異質整合封裝技術在半導體產業扮演至關重要的角色。透過異質整合封裝技術，可在更小的空間內整合多種晶片，以達到更佳的效能與更好的整合度。

在高效能運算、資料中心、醫療和航太等應用領域，對於高可靠度、高效能和降低功耗的需求不斷提升，因此異質整合封裝技術的應用也愈廣泛。此外，ChatGPT掀起生成式人工智慧（AIGC）熱潮，隨著AIGC應用普及，人們對高效能運算需求增加。未來AIGC應用所需的運算需求將持續提升，小晶片異質整合架構設計和先進的封裝技術，提供更高效的晶片整合方式與封裝技術，有效提升晶片的運算效能與可靠性。

異質整合封裝的核心技術為先進封裝技術，由於半導體產業鏈上IC設計、電子設計自動化（EDA）、半導體製程、材料、設備等亦為異質整合封裝須共同整合的技術，大廠透過籌組產業聯盟，積極推動晶片間傳輸規範的標準化，除可降低設計成本，也讓不同廠商、代工廠的晶粒能在單一封裝內整合。UCIe聯盟與台積電3DFabric聯盟就是異質整合封裝發展趨勢中的聯盟。

英特爾2022年3月邀請台積電、三星、超微、微軟、Google、日月光等大廠組成UCIe聯盟，致力將小晶片資料傳輸架構標準化，以降低小晶片先進封裝設計成本，為未來高階運算晶片開發主推的小晶片整合技術平台。UCIe聯盟目標是制定統一小晶片╱晶粒間的傳輸規範，實現晶粒「隨插即用」，滿足高階運算晶片持續提升運算單元密度，以及整合多元功能的需求。

UCIe聯盟成立一年就有超過100個會員，包括半導體產業鏈不同類型的業者。目前成員以美國業者最多，其次依序為中國大陸與台灣；次產業方面以IC設計業者最多，記憶體與IC封測業者次之。

UCIe聯盟成員分三個級別：發起人、貢獻者、採用者。台灣加入聯盟的貢獻者包括聯發科、世芯、愛普、創意、華邦電、矽品等六家業者；採用者包括神盾、乾瞻、創鑫智慧、威宏、群聯、力積電等六家業者。作為聯盟發起人，英特爾、台積電、日月光等的先進封裝技術架構如EMIB、CoWoS、FOCoS，亦將成為未來高階運算晶片開發主推的小晶片整合技術平台。

另外，台積電2022年10月成立3DFabric聯盟，以加速創新及完備3D IC的生態系統。聯盟提供開放平台，成員可以共享技術、知識和資源，加速3D晶片堆疊技術發展。該聯盟亦提供成員最佳的全方位解決方案與服務，支援IC設計、製造、封裝測試、記憶體模組、載板等多個領域的開發。

加入3DFabric聯盟的業者包括世芯、創意、日月光、矽品等，以及微軟、三星、SK Hynix等國際合作夥伴，共建多元生態系統。

IC設計服務方面，世芯與創意分別提供能支援高效能運算和記憶體需求的先進封裝相關服務，以滿足AI和HPC市場。世芯2023年1月完成3奈米N3E製程AI╱HPC測試晶片設計定案，並提供台積電CoWoS先進封裝設計與投產服務。創意2023年4月宣布採用台積電CoWoS-R先進封裝技術完成3奈米8.6Gbps HBM3與 5Tbps╱mm GLink-2.5D IP 設計定案。

記憶體方面，華邦電與IC設計服務業者智原合作開發CUBE 3D Memory IP，並於2023年2月宣布提供3DCaaS（3D CUBE as a Service）一站式服務平台，加速客製化邊緣運算的發展。力積電則是推出3D架構AIM晶片製程平台，提供邏輯與記憶體解決方案，協助客戶縮短AI產品開發時程。

台積電與聯電皆致力於異質整合布局。台積電2022年6月啟用日本筑波3D IC研發中心，專注研究下世代3D IC與先進封裝技術的材料。台積電也積極擴充3D Fabric先進封裝產能，預計至2025年無塵室面積規模將擴稱至2021年的二倍以上。聯電2023年2月宣布與Cadence共同開發3D IC混合鍵合參考流程，已通過聯電晶片堆疊技術認證。

IC封測方面，日月光去年推出先進封裝VIPack平台，為異質整合架構提供垂直互連整合封裝解決方案。IC載板大廠欣興則導入多晶片異質整合封裝的技術平台。

異質整合封裝將不同功能、尺寸的晶片整合至同一個晶片封裝中，並透過封裝技術實現互聯性，提升系統效能、功耗表現與成本效益，是未來高效運算及物聯網多元終端應用的重要支持技術。加速異質整合封裝的發展，需要國內半導體產業鏈跨領域多元整合的生態體系，強化不同領域之合作與交流，實現技術整合與創新，從而提升台灣半導體產業的競爭力。（作者是資策會MIC產業分析師）

【2023-06-18/經濟日報/A11版/產業追蹤】

台北報導

小晶片（chiplets）或晶片塊（tiles）等新一代異質晶片設計架構，推動人工智慧及高效能運算（AI／HPC）應用成長爆發，將不同異質晶片整合為單一晶片的先進封裝技術成為市場新顯學。台積電今年加強InFO及CoWoS等2.5D先進封裝產能布建及製程推進，3DFabric先進封裝平台開始進入生產階段，合作夥伴創意（3443）及愛普（6531）同步受惠。
包括英特爾、超微、輝達、博通等業者透過小晶片或晶片塊的設計架構，搭配高頻寬記憶體（HBM）或特殊型DRAM，已可針對不同的AI及HPC應用量身打造運算效能強大的加速器或處理器。然而要將邏輯運算核心串接並與記憶體整合為單一晶片，只能透過先進封裝技術來達成，台積電加速3DIC先進封裝技術推進並整合到3DFabric平台，第四季將完成7奈米製程晶圓或晶片的堆疊封裝技術認證。
台積電去年將先進封裝技術整合到3DFabric平台，包括前段3D矽堆疊技術TSMC-SoIC，以及包括CoWoS與InFO的後段導線連結技術所組成，提供客戶整合異質小晶片的彈性解決方案。其中，台積電第五代CoWoS先進封裝將在年底前推出，採用小晶片設計架構的多晶片模組（MCM）繪圖晶片將採用台積電技術，超微Aldebaran繪圖處理器率先採用，輝達Hopper繪圖處理器將在明年量產。
台積電轉投資IC設計服務廠創意近年來積極爭取AI及HPC處理器的委託設計（NRE）開案，搭配台積電CoWoS或SoIC等先進封裝技術，已爭取到國際大廠訂單。創意也推出可在CoWoS上擴充組合多個系統單晶片（SoC）及HBM3記憶體的GLink 2.5D介面，以及支援台積電3DFabric先進封裝技術的GLink 3D晶粒堆疊晶粒（DoD）介面矽智財，能堆疊組裝不同的晶粒組合以滿足不同市場區隔需求。
由於HBM記憶體價格昂貴，愛普推出全新DRAM介面的異質整合高頻寬記憶體（VHM）技術，包含客製化DRAM設計、DRAM與邏輯晶片整合介面VHM LInK IP，由力積電提供客製化DRAM晶圓代工，並採用台積電WoW先進封裝製程，下半年已經進入量產。其中，鯨鏈科技採用此一方案量產挖礦專用特殊應用晶片（ASIC），後續包括Google的TPU、豪威的CMOS影像感測器均將會採用。

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台積電前共同營運長、現任中芯國際獨董的蔣尚義昨（22）日出席研討會發表全球半導體現況，並指出大陸要在半導體領域追趕差距不能只看晶片，而是要改良整體系統層面，先進的封裝技術將成為當中關鍵。
媒體報導，蔣尚義昨出席南京「2018年集成電路產業發展研討會」進行演講，針對摩爾定律、半導體現況發表看法。據悉，蔣尚義在演講時還一度因踩空而從舞台跌落至地上，似乎有扭傷，但所幸大致無礙，蔣尚義也在台上堅持至演講結束。
對於大陸半導體產業，蔣尚義分析，由於起步較晚，大陸在半導體技術的追趕上一直都很辛苦，但仍存在趕超的機會，但需要放大眼界，不能只著眼晶片領域。
蔣尚義認為，摩爾定律的速度將會放緩甚至有可能見底，故預測未來半導體領域中的重點並不僅在晶片，要從系統全面改良，有長遠眼光才能提前布局，才有趕超機會。
大陸在今年中興通訊受美國禁售令制裁後，國內出現晶片能力不足的檢討聲浪，而引起各路資本開始追逐新創晶片公司，包括阿里巴巴、華為等大陸巨頭也接連發布在晶片領域的相關布局。
但蔣尚義呼籲大陸業者眼光不能僅限縮在晶片，要放遠至整體系統層面，他還表示，在整體系統中，如何將環環相扣的晶片供應鏈整合在一起，則是未來發展的重中之重，而封裝行業將在其中扮演重要角色。蔣尚義指出，未來有先進封裝技術的半導體世界樣貌將會完全不同，故當前重點是要讓沉寂30年的封裝技術開始成長。