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台積電3篇論文 獲VLSI肯定

新聞日期:2019/06/10 新聞來源:工商時報

報導記者/涂志豪

台北報導

台積電(2330)參加在日本舉辦的2019年VLSI技術及電路研討會(2019 Symposia on VLSI Technology & Circuits),有3篇論文獲得大會肯定選為亮點論文,共同探討今年研討會「將半導體推向極限,實現無縫聯結新世界」的主題。
由於3奈米及更先進製程電晶體微縮面臨的主要挑戰之一,在於電晶體電子流通的通道不但要更短,同時也必須更薄,以確保良好的開關閘行為,因此衍生了二維通道材料的研究。台積電發表的「直接使用通道區域選擇性CVD成長法在SiOx/Si基板上製造的40nm通道長度上閘極WS2 pFET的首次展示」論文,展示了使用一種有潛力的二維材料二硫化鎢(WS2)進行大量生產的可能性,利用產業所熟悉的的化學氣相沉積(CVD)半導體製程直接在矽晶基板上製造WS2短通道電晶體。
原本生產WS2薄膜的傳統製程要求將材料先沉積於藍寶石基板,移除後再放置於矽晶圓之上,相較之下,通道區域選擇性CVD提供了更加簡易的量產方法。本論文有助於量產未來世代電晶體的研究方向。
台積電其他兩篇亮點論文則是以整體系統層次出發,藉由小晶片(Chiplet)的組合建構出系統而非個別電晶體的方式來解決微縮的挑戰。不同於系統單晶片(SoC)將系統的每一個元件放在單一裸晶上,小晶片是將不同的功能分散到可以不同的製程技術生產的個別微小裸晶,提供了靈活性與節省成本的優勢,且面積小的裸晶與較大裸晶相比,本就具有更好良率。然而,為了達到與系統單晶片相當的效能,小晶片必須能夠透過密集、高速、高頻寬的連結來進行彼此溝通。
台積電以「適用於高效能運算的7nm 4GHz Arm核心CoWoS小晶片設計」為題的論文詳細介紹了CoWoS先進封裝解決方案中的7奈米雙小晶片系統。每個小晶片內建運作時脈4GHz的Arm核心以支援高效能運算應用,晶片內建跨核心網狀互連運作時脈可達4GHz,小晶片之間的連結則是透過台積電獨特的LIPINCON技術,資料傳輸速率達每接腳每秒8Gb,並且擁有優異的功耗效益。
最後,台積電發表的「3D多晶片與系統整合晶片(SoIC)的整合」論文則是揭露了完整的三維(3D)整合技術,此項系統整合晶片解決方案將不同尺寸、製程技術、以及材料的已知良好裸晶直接堆疊在一起。論文中提到,相較於傳統使用微凸塊的三維積體電路解決方案,台積電的系統整合晶片的凸塊密度與速度高出數倍,同時大幅減少功耗。
此外,系統整合晶片是前段製程整合解決方案,在封裝之前連結兩個或更多的裸晶。因此,系統整合晶片組能夠利用台積公司的整合型扇出(InFO)或CoWoS的後端先進封裝技術來進一步整合其他晶片,打造一個強大的「3D X 3D」系統級解決方案。

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